资深数字后端工程师(J10139)

1.负责Block级及系统级的完整物理设计工作，涵盖APR(自动布局布线)、PV(物理验证)、P1(电源完整性)、STA(静态时序分析)等全链路交付； 2.主导从Netist到GDSII的物理实现流程，确保各阶段交付质量符合流片标准。把控交付件质量，推动设计规则检查、时序收敛及物理验证的闭环； 3.针对高风险时序模块或复杂系统，主导模块或系统的PPA(Power,Performance,Area)优化与后端收敛； 4.具备大芯片时钟方案规划能力，主导时钟树综合(CTS)与时钟网络优化，对时钟树质量有深刻理解，能制定低抖动、低功耗的时钟策略； 5.深入理解主流 EDA 工具(如 Synopsys ICC2/FC, Cadence Innovus等)的行为算法及工具间Correlation，精通各阶段參数设置，能基于工艺特性与项目需求进行工具调优。 6.负责Block级和系统级时序Sign-off，确保在先进工艺下满足设计规格与良率要求。

学历背景：本科及以上学历，电子工程、微电子、计算机科学或相关专业； 工作经验：5年及以上芯片后端物理设计经验，具备成功流片(Tape-out)的完整项目经历； 工艺经验：熟悉先进工艺节点(7nm及以下)的设计规则与物理实现挑战； 核心技能：精通APR、STA、PV、Pl、PA等后端全流程，具备复杂时序收敛与PPA优化实战经验，熟练使用主流EDA工具链及脚本开发。 加分项: 1.具备3nm/4nm/5nm/6nm等前沿工艺节点的后端设计与流片经验； 2.具备Top-Level 的PV/PI/STA收敛经验，主导过大规模SoC的物理Sign-off； 3.有低功耗设计(UPF/CPF)、多电压域(Multi-Vt)、3DIC/Chiplet 物理实现经验； 4.熟悉DFT物理实现要求，具备可测性设计与后端协同优化经验； 5.有大型芯片(如AI芯片、GPU、CPU、高性能网络芯片)物理设计背景。